[FPGA]/XINIX2008. 7. 7. 23:08

[Multi-ISP] 개발환경설정 1 - ISP Down Load

[Multi-ISP] 개발환경설정 1 - ISP Down Load



셀프 프로그램 되는 CPLD 테스트 보드를 만들려고 했었는데...
치명적인 결함이 발생했다.

온보드 JATG의 Input핀은 반드시 지켜 주어야 한다 것이다. JTAG의 입력(S3, S4, S5, S7) - LPT입장에서 입력 핀은 PLD에서 입력으로 설정해 주어야 한다. 만약 출력으로 설정하고 굽고나면 입력이 항상 PLD의 출력에 따라서 동작하므로 JTAG가 동작하지 않는다. 이때는 핀을 드는것 이외에 방법이 없다.

나는 보드 하나 더 만들어서  JTAG부분만 땜해서 핀 설정을 변경해 주었다.


Posted by nexp
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