[FPGA]/Lattice2003. 3. 12. 11:19

Lattice CPLD 핀할당 및 JED파일 작성

Ez-CPLD 핀할당 및 JED파일 작성

작성된 VHDL 소스코드를 에러 없이 합성(Synthesis)하였다면 Ez-CPLD Board의 M5칩에 입출력에 해당하는 부분에 핀번호를 부여하고 다운로드 할 JED파일을 생성해야 한다.


먼저 Constrain Editor메뉴를 클릭하여 핀을 할당할 수 있다.

 



Constrain Editor를 클리하면 Constrain Editor 윈도우가 나타나는데 이창에서는 디바이스의 전체적인 옵션이나 각 핀별 Attribute를 줄 수 있는곳이다.

왼쪽창에 Input Pins와 Output Pins을 더블클릭하면 오른쪽창과 같이 각 포트가 나타나게 된다.

그 중 Pin assign은 해당셀을 더블클릭하여 핀번호를 적은 후 저장하게 되면 *.lct 라는 파일로 저장된다.

 




아이콘형태로 또는 메뉴의 Package View를 선택하게되면 아래의 화면처럼 Package형태가 나타나게 되는데, 오른쪽에 있는 포트네임을 선택해서 왼쪽창에 있는 각 I/O에 마우스로 드래그하면 할당 된다.



Pin assign의 다른방법중에는 메뉴의 Pin Attribute->Location Asignment 메뉴로 할당할 수도 있다.

 




Ez-CPLD Board의 M5에 연결된 각 디바이스들에 대한 I/O Pin은 아래 표에를 참고하여 할당하면된다.


LED

#

IO94

IO93

IO92

IO91

IO90

IO89

IO88

IO87

M5

132

131

130

129

124

123

122

121


DIP SW

#

IO5

IO6

IO7

IO8

IO9

IO10

IO11

IO12

M5

8

9

10

11

13

14

15

16


7-SEGMENT(DISPLAY)

#

IO77

IO78

IO79

IO80

IO81

IO82

IO83

IO84

SYM

H

J

F

E

D

C

B

A

M5

107

111

112

113

114

115

116

117


7-SEGMENT (TR SW)

#

IO69

IO70

IO71

IO72

M5

98

99

100

101


Bottom Digiatal Application Board(Key pad)

#

IO47

IO48

IO49

IO50

IO51

SYM

KeyPressed

Key0

Key1

Key2

Key3

M5

66

67

68

69

70




핀할당이 정상적으로 되었다면 JEDEC File 메뉴를 클릭하여 보드에 다운로드할 JED파일을 생성한다.

 





참고로 Fitter Report메뉴를 이용하여 디바이스의 메크로셀 사용율이나 최종 Pin assign된것들에 관한 정보를  볼 수 있다.


Posted by nexp
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